DDS 系统的核心为相位累加器，它采用FPGA 来实现，由Ｎ位全加器和Ｎ位累加寄存器级联而成，根据频率控制字M和上一抽样点的相位控制字N得到新抽样点的相位控制字N。每来一个时钟脉冲(抽样点)，相位累加器输出以步长M 递增。相位累加器的输出(上一抽样点相位控制字)与频率控制字相加，得到得到新抽样点的相位控制字N，一方面做为正(余)弦查找表的地址输出到波形存储器中，一方面输入到相位累加器，以得到下一抽样点的相位控制字N[11]。
2.2 DDS基本原理及工作过程
DDS同 DSP（Digital Signal Processing，数字信号处理）一样，是一项关键的数字化技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术[3]。
一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号[12]。
目前DDS 系统的通常包括基准时钟、相位累加器、幅度/相位转换电路(即波形存储器)、D/A 转换器和低通滤波器(LPF，Low Pass Filiter)等几部分。相位累加器的输出为抽样点的相位控制字N，做为正(余)弦查找表的地址输入到波形存储器中。正(余)弦查找表的数据存放在ROM中（波形存储器），内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中0～360°范围内的一个相位点。查找表把输入的地址信息（即抽样点的相位信息）映射成正(余)弦波的数字幅度信号（即抽样点的幅度信息），同时输出到数模转换器D/A 的输入端，D/A输出的模拟信号经过低通滤波器，可得到一个频谱纯净的正(余)弦波。
一个基本的DDS由相位累加器、波形存储器ROM、D/A转换器和低通滤波器组成，如图1所示。
图1 DDS基本组成模块
Fig l DDS basic composition module
在图1中，fc为时钟频率，K为频率控制字(N位)，m为ROM地址线位数，n为ROM数据线宽度(一般也为D/A转换器的位数)，f0为输出频率。DDS的基本工作过程如下：每来一个时钟脉冲fc，加法器将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。其中相位累加器由N位加法器与N位累加寄存器级联构成，累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可见，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是ＤＤＳ输出的信号频率。用相位累加器输出的数据作为波形存储器ROM的相位取样地址，可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到Ｄ/Ａ转换器，Ｄ/Ａ转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，由低通滤波器滤除杂散波和谐波以后，输出一个频率为f0的正弦波。输出频率f0与时钟频率fc之间的关系满足下式：
由式(1)可见，输出频率f0由fc和K共同决定，保持时钟频率一定，改变一次K值，即可合成一个新频率的正弦波。DDS的最小输出频率（频率分辨率）△f可由方程△f=f0/2N确定。可见，频率分辨率在fc固定时，取决于相位累加器的位数N。只要N足够大，理论上就可以获得足够高的频率分辨精度。另外，由采样定理，合成信号的频率不能超过时钟频率的一半，即f0≤f0/2，因此频率控制值的最大值Kmax应满足Kmax≤2N-1[13]
DDS 系统的核心为相位累加器，目前最先进的办法是采用FPGA 来实现，它具有体积小、功耗低、精度高等的优点。一般由Ｎ位全加器和Ｎ位累加寄存器级联而成，根据频率控制字M和上一抽样点的相位控制字N得到新抽样点的相位控制字N。每来一个时钟脉冲(抽样点)，相位累加器输出以步长M 递增。相位累加器的输出(上一抽样点相位控制字)与频率控制字相加，得到得到新抽样点的相位控制字N，一方面做为正(余)弦查找表的地址输出到波形存储器中，一方面输入到相位累加器，以得到下一抽样点的相位控制字N[14]。
2.3设计总体框图
本设计是采用模块化的设计思路，从下自上逐个逐个模块的设计的。每一个模块的都能是独立的，能够实现独立的功能，与传统设计的方法相比，可大大缩短系统的设计周期，节约大量的人力和物力。在采用传统的硬件电路设计方法时，往往要求设计者在设计电路中应写出该电路的逻辑表达式、真值表、时序电路的状态表[6]。这一工作是相当困难和繁杂的，特别是在系统比较复杂时更是如此[15]。
Quartus II 软件允许您在设计流程的每个阶段使用 Quartus II 图形用户界面、EDA 工具界面或命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同的选项。
数字频率控制字 N N N N
基准时钟fclk
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