(7) 下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA下载电缆载入目标芯片FPGA中。
(8) 硬件仿真与测试[2]
1.3 VHDL语言的特点
VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDes cription (超高速集成电路硬件描述语言)Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务[3 ]。
主要描述系统的结构、行为、功能和接口。强大的行为描述能力可避开具体的器件结构，是设计大规模电子系统的重要保证。丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性。VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效、高速地完成必须有多人甚至多个开发组共同并行工作。对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动地把VHDL描述设计转变成门级网表。VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点应用于VHDL进行工程设计的优点是多方面的表现[4]。
(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
(2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
(3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，
高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
(4) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
(5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计[8]。
1.4 DDS简介
DDS是直接数字式频率合成器（Direct Digital Frequency Synthesis System）的英文缩写。DDS同 DSP（Digital Signal Processing，数字信号处理）一样，是一项关键的数字化技术新一代的直接数字频率合成器DDS，采用全数字的方式实现频率合成。与传统的频率合成技术相比DDS具有以下特点：
(1) 频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。
(2) 频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随相位累加器位数的增长而呈指数增长，分辨率高达μHz。
(3) 相位连续。DDS在改变频率时只需改变频率控制字(即累加器累加步长)，而不需改变原有的累加值，故改变频率时相位是连续的。
(4) 相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。
(5) 控制容易、稳定可靠。高集成度、高速和高可靠是FPGA最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题。FPGA的高可靠性还表现在，几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。所以，本文将在对DDS的基本原理进行深入理解的基础上，采用多级流水线控制技术对DDS的VHDL语言实现进行优化，同时考虑到系统设计中的异步接口的同步化设计问题，把该设计适配到Xilinx公司的最新90nm工艺的Spartan3E系列的FPGA中[9]。
直接数字频率合成器技术，具有频率切换速度快，很容易提高频率分辨率、对硬件要求低、可编程全数字化便于单片集成、有利于降低成本、提高可靠性并便于生产等优点。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片，专用DDS芯片采用了特定工艺，内部数字信号抖动很小，输出信号的质量高。然而在某些场合，由于专用的DDS芯片的控制方式是固定的，故在工作方式、频率控制等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，它的可重配置性结构能方便的实现各种复杂的调制功能，具有很好的实用性和灵活性[10]。
2 需求分析
2.1 DDS发生器设计要求
本选题要求设计一个基于FPGA的直接数字频率合成器，输出频率范围为160Hz～160K，分辨率为160Hz的正弦波，即输入频率控制字为10位，步进值为160Hz。系统包括基准时钟、相位累加器、幅度/相位转换电路(即波形存储器)、D/A 转换器和低通滤波器(LPF)等几部分。相位累加器的输出为抽样点的相位控制字N，做为正(余)弦查找表的地址输入到波形存储器中。正(余)弦查找表的数据存放在ROM中（波形存储器），内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中0～360°范围内的一个相位点。查找表把输入的地址信息（即抽样点的相位信息）映射成正(余)弦波的数字幅度信号（即抽样点的幅度信息），同时输出到数模转换器DAC 的输入端，DAC 输出的模拟信号经过低通滤波器 (LPF)，可得到一个频谱纯净的正(余)弦波。
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