基于FPGA的等精度数字频率计的设计与实现

频率计在实验箱上的实际接线图请参见图18。

                图18 硬件示意连线
                   Fig18  hint line of hardware

5.2 硬件测试结果分析
做好以上所有工作后就可以打开实验箱上的电源开关，然后观察数码显示屏上的计数值，看看显示的频率是否与待测信号的频率值一致。
实际硬件连接和最终显示结果如下所示

图19 实际信号连接引脚
Fig19 line with actual signal interface
该图从左到右分别连接的是待测信号输出引脚（100KHZ），扫描信号输出引脚（10KHZ），预置闸门信号输出引脚（1HZ）。

图20实际信号连接引脚
Fig20 line with actual signal interface
该图从左到右分别连接的是计数器计数值输出引脚，选位信号输出引脚，待测信号输入引脚（100KHZ），扫描信号输入引脚（10KHZ），预置闸门信号输入引脚（1HZ）。

图20 实际信号连接引脚
Fig20 line with actual signal interface
该图从左到右分别连接的是计数器计数信号输入引脚，选位信号输入引脚，在8位数码显示屏上我们可以清楚地看到待测信号的频率值显示为50KHZ。由于预置闸门信号在TD实验箱上只能接入1HZ，所以实际闸门信号的计数时间就只有0.5S，因而只能计数0.5S的待测信号脉冲。如果预置闸门信号能够接入0.5HZ，那么在数码显示屏上显示的计数值就应该为100KHZ，正好等于待测信号的实际频率。

6 进一步工作展望
虽然该频率计的计数功能成功实现，但是也存在一个缺点，那就是频率计的计数精度还不够高，且只能计量整数值的频率。因为在当初设计时我仅仅是考虑到应该如何使待测信号与实际闸门信号同步产生，并没有仔细去思考该如何解决计量小数频率的问题。后来经过思考发现如果要完善此频率计的功能，还应该在计数器上加入标频信号，让计数器在每次计数周期内同时计量待测信号和标准信号的脉冲个数。此时待测信号的频率为：Fx=(Nx/Ns)*Fs(Nx为待测信号的脉冲个数，Ns为标准信号的脉冲个数，Fs为标准信号的频率),这样才是一个真正意义上的完整频率计。

7 结论
通过此次数字频率计的设计，我知道了EDA技术的基本开发流程，并且强烈感受到了采用EDA的设计方法与传统的硬件设计方法相比具有明显的优势，不仅频率计的体积更小，性能更可靠，更重要的是减少了设计人员的工作负担。设计人员不需要了解实际的硬件电路结构，仅仅要做的只是采用软件的设计思想并通过VHDL语言来描述每个模块的逻辑功能，并且将所有模块用VHDL语言综合成一个逻辑的硬件电路，剩下的工作就可以交给计算机和开发工具啦！
本次设计的频率计最大的特点就是顶层实体采用文本文件编写，避免了电路图形式，最后10几块芯片组成的系统仅仅用了一块芯片就实现了相同的功能。不仅体积小，可靠性高，而且成本也较低，便于与其他数字系统相互连接，从而大大提高了频率计的使用率。转贴于 酷文网-论文下载中心 http://www.coolwen.net