基于FPGA的等精度数字频率计的设计与实现

图14 8位十进制数字频率计仿真波形图
Fig 14  wave of simulation the 8bit algorism of Digital frequency meter
整个频率计设计完成后，其外引脚如下图所示，原来需要十几块芯片组成的频率计，现在只用一块芯片即可实现。
 
                               图15  芯片引脚
                           Fig 15  CMOS chip interface

4.6 数码显示模块设计
为了能够在TD实验箱的8位数码显示屏上正确显示频率计的计数结果，还必需在设计完成后的芯片上加上一个数码显示模块，这样在TD实验箱的数码显示屏上就可以正确显示频率计的计数结果。
数码显示模块的设计要求就是要实现输入一个扫描信号clk来产生一个选位信号s，利用选位信号使计数结果能够正确显示在对应的数码显示屏上。当扫描信号clk的上升沿到来扫描到第7位时，选位信号的值s<=01111111，此时第7位显示屏上显示的结果是计数器的最高位计树值，即数字频率计aa引脚的输出值。同理可得，当扫描信号clk的上升沿到来扫描到第6位时，选位信号的值s<= 10111111，此时第6位显示屏上显示的结果是计数器的次高位计树值，即数字频率计bb引脚的输出值。后面的情况以此类推。如果扫描信号clk没能扫描在7到0位之间，则s<=11111111，此时在数码显示屏上应该看不到任何的计数结果。通过以上分析来设计数码显示模块，最后设计得到的结果如下。
数码显示模块的VHDL源程序经过编译，并且经过仿真后得到的仿真波形图如下所示。
 
图16 显示模块的仿真波形图
     Fig 16 wave of simulation display entity
 由仿真波形图我们可以清楚地看到display输出端的输出结果是1011011（1011011对应的计数值0010=2），这是hh位的计数结果，也就是说该计数结果应该是在个位位置上显示出，此时选位信号s正好选择到的是个位(11111110表示选择个位)。由以上分析可知数码显示模块设计正确。

5 硬件下载和测试
5.1 硬件测试平台的搭建
在以上所有模块设计正确的基础上对加显示模块的频率计进行引脚分配，在Quartus II软件下引脚分配的结果如下图所示。
引脚分配完成后就可以进行编译，编译成功后就可以把生成的网表文件（xianshi.sof）下载到指定的FPGA芯片上，然后在硬件系统上验证频率计的设计是否符合实际需求。
网表文件下载适配后，只要在TD实验箱接上预置闸门信号和待测信号，并且接入扫描信号，在TD实验箱上相应的位置接入7段数码显示管引脚和选位信号引脚，即可显示待测信号的频率。硬件电路简捷，体积小，所有电路都在一块芯片里，因此性能稳定。不论是作为独立的频率计还是设计成其他仪器仪表的辅助部分以及在电化学测量中都有广泛的应用，TD实验箱上与Quartus II对应的引脚关系表如下所示。

    
图17  Quartus II引脚分配
      Fig 17  Quartus II  interface allocate
    根据以上TD实验箱引脚对应关系图，只需要在实验箱上把对应的引脚用连接线连接起来，然后打开实验箱的电源，然后调整待测信号的频率大小，就可以在数码显示屏上清楚看到待测信号的频率。硬件实际引脚与Quartus II分派引脚关系请见下表。
         表1   实际引脚与Quartus II分派引脚关系
              Table 1  relation actual interface with Quartus II interface
SOPC开发板引脚      FPGA引脚              SOPC开发板引脚      FPGA引脚
CLK1                         PIN_29                 CLK3                   PIN_152
IO9                           PIN_12                 IO1                     PIN_2转贴于 酷文网-论文下载中心 http://www.coolwen.net