基于FPGA的等精度数字频率计的设计与实现

2.2 EDA技术特点
随着电子技术的高速发展，CPLD（Complex Programmable Logic Device 复杂可编程逻辑器件）的出现以其高速、高可靠性、串并行工作方式等突出优点在电子设计中广泛应用，并代表着未来EDA设计的方向。CPLD的设计采用了高级语言（如VHDL语言），进一步打破了软硬件之间的界限，加速了产品的开发过程。采用先进的CPLD取代传统的标准集成电路、接口电路也是电子技术发展的必然趋势。CPLD由于采用连续连接结构，易于预测延时，从而使电路仿真更加准确，可用于各种数字化设计是电子设计的必由之路也是必然的发展趋势。随着科技的不断发展，单片机也暴露出了两大突出缺点：串行工作特点决定了它的低速性和程序跑飞、不可靠复位决定了它的低可靠性。
EDA设计代表了当今电子设计技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片专用集成电路实现,然后采用硬件描述语言(Hardware Description Language) 完成系统行为级设计,最后通过综合器和适配器生成最终目标器件[6]。当今小型电子设备设计中,结合FPGA(Field Programmable Gate Array 现场可编程门阵列) 和单片机技术是开发常用仪器仪表的主流。应用这种技术可使设计过程大大简化,也有利于减小产品体积功耗[5]。在电子工程,资源勘探,仪器仪表等相关应用上,频率计是工程技术人员必不可少的测量工具。数字逻辑系统的设计。灵活运用CPLD高速、高可靠性以及可编程性强等特点，可有效地突破传统的电子系统中由来已久的设计瓶颈，使这些系统的性能大幅度的提高。此外，利用CPLD进行数字系统设计可大大缩短设计周期，大幅度的减少设计费用，降低设计风险。采用HDL，例如VHDL或Verilog HDL可方便快捷地对程序进行修改，从而使系统升级更容易，使产品快速上市,并易于满足用户的要求,强大的I/O功能也是CPLD的一大优势,对于数据吞吐量比较大的数字系统可用CPLD来完成数据搬运。频率测量系统综合采用测频法和测周期法,使两者的测量带宽得到了互补,而且采用了延时为纳秒级的CPLD来实现，从而极大的提高了系统工作带宽和系统测量精度.此外,由于采用了全数字化设计，系统稳定可靠，抗干扰能力强，符合现代电子技术发展方向.采用VHDL设计CPLD,系统设计简单易行,而且十分易于升级.EDA(电子设计自动化自动地完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标化)技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言（HDL）为系统逻辑描述手段完成的设计文件，芯片的适配编译、逻辑映射和编程下载等工作。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言(如VHDL)来完成对系统硬件功能的描述，在EDA 工具的帮助下就可以得到最后的设计结果，这使得对整个硬件系统的设计和修改过程如同完成软件设计一样方便、高效。

2.3 EDA工具软件
集成的CPLD/FPGA开发环境主要有Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的ispDesignExpert等。由半导体公司提供，基本上可以完成从设计输入、仿真、综合、布线、下载到器件等囊括所有PLD开发流程的所有工作。其优点是功能全集成化，可以加快动态调试，缩短开发周期；缺点是在综合和仿真环节与专业的软件相比，都不是非常优秀的[11]。
Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等综合类的软件的功能是对设计输入进行逻辑分析、综合和优化，将硬件描述语句（通常是系统级的行为描述语句）翻译成最基本的与或非门的连接关系（网表），导出给PLD/FPGA厂家的软件进行布局和布线。为了优化结果，在进行较复杂的设计时，基本上都使用这些专业的逻辑综合软件，而不采用厂家提供的集成PLD/FPGA开发工具。
ModelsimCadence公司的NC-Verilog/NC-VHDL/NC等这类软件的功能是对设计进行模拟仿真，包括布局布线（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了门延时、线延时等的“时序仿真”（也叫“后仿真”）。复杂一些的设计，一般需要使用这些专业的仿真软件。因为同样的设计输入，专业软件的仿真速度比集成环境的速度快得多。
以上的具代表性的EDA工具软件。它们在性能上各有所长，有的综合优化能力突出，有的仿真模拟功能强，好在多数工具能相互兼容，具有互操作性。比如Altera公司的Quartus II集成开发工具，就支持多种第三方的EDA软件， 用户可以在Quartus II软件中通过设置直接调用Modelsim和Synplify进行仿真和综合。如果设计的硬件系统不是很大，对综合和仿真的要求不是很高，那么可以在一个集成的开发环境中完成整个设计流程。如果要进行复杂系统的设计，则常规的方法是多种EDA工具协调工作，集各家之所长来完成设计流程。

2.4 本设计的主要工作
在Quartus II软件平台上采用VHDL语言对各模块进行设计，主要完成测频控制信号发生器，8位十进制计数器的设计工作。
根据设计要求采用自顶向下的设计方法对本系统进行模块划分，在根据模块功能，用VHDL进行编码。对已编的程序模块在Quartus II软件环境下进行设计输入、综合、布局布线、仿真。Quartus II仿真结果达到预期结果， 仿真成功则配置Altera FPGA，器件成功编程和配置后，就可以进行板级调试。

3 等精度数字频率计概要设计
3.1 数字频率计基本原理
数字频率计的基本原理是计算每秒钟内待测信号的个数。常用的测频方法是直接测频法，意思就是在确定的预置闸门时间Tw内，记录被测信号的脉冲个数Nx。则被测信号的频率为Fx=Nx/Tw。要实现频率计的直接测频计数功能，测频控制信号发生器TESTCTL应设置一个控制信号时钟CLK，一个计数使能信号输出端TSTEN、一个与TSTEN输出信号反向的锁存输出信号Load、和清零输出信号CLR_CNT。如CLK的输入频率为1HZ（T=0.5s），则TSTEN产生一个1s的计数信号（该信号可以作为闸门信号），由它对频率计的每一个计数器的使能端进行同步控制。当TSTEN为高电平时允许计数，低电平时停止计数，并保持所计的数。在停止计数期间，锁存信号Load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B，由7段译码器译出并稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号CLR_CNT对计数器进行清零。为下1秒钟的计数操作作准备。转贴于 酷文网-论文下载中心 http://www.coolwen.net