基于VHDL的交通灯控制器的设计与实现

图1  总体框图
Fig l  Overall block diagram

3  工具介绍
Quartus II是Altera的最新一代集成开发软件，使用Quartus II可完成从设计输入、综合、布局布线、时序分析、仿真到编程下载整个的设计过程，有关Quartus II 设计流程的如图1所示[17]。
Quartus II也可以直接调用Synplify Pro、Leonardo Spectrum以及ModelSim等第三方EDA工具来完成设计任务的综合和仿真。它集成了Altera的FPGA/CPLD开发流程中所涉及的所有工具和第三方软件接口。通过使用此综合开发工具，设计者可以创建、组这和管理自己的设计。Altera的QuartusII 设计软件提供完整的多平台设计环境，它可以轻易满足特定设计的需要。它是单芯片可编程系统 (SOPC) 设计的综合性环境。Quartus II 软件拥有 FPGA 和 CPLD 设计的所有阶段的解决方案。Quartus II 软件允许您在设计流程的每个阶段使用 Quartus II 图形用户界面、EDA 工具界面或命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同的选项[18]。
Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性；结合多种面向设计的知识产权(IP)内核，使将设计达到无与伦比的性能和效率；Quartus II 软件使高密度FPGA设计达到了最高效率，能够迅速完成设计，与传统的高密度FPGA设计流程相比，极大的提高了效率；Quartus II 软件方便易用，帮助设计者尽早将产品推向市场。由于Quartus II的上述优点，所以本设计采用了Quartus II综合工具来设计与实现交通灯控制器系统。
设计输入：将电路系统以一定的表达方式输入计算机，是在EDA软件平台上对FPGA/CPLD开发的初步步骤。通常，使用EDA工具的设计输入可为两种类型。
图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具状态图编辑器上绘出状态图，然后由EDA编辑器和综合器将此状态变化流程图形编译综合成电路网表。波形图输入方法则是将待设计的电路看成一个黑盒子，只需告诉EDA工具，该黑盒子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子的电路的设计。原理图输入方式是一种类似于传统电子设计方法的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件（符号）和连接线构成，图中的逻辑器件可以是EDA软件库中预制的功能模块，如与门、非门、或门、触发器以及各种含74系列器件功能的宏功能块，甚至还有一些类似于IP的功能块[19]。

图2  Quartus II设计流程
Fig 2  Quartus II design flow
硬件描述语言文本输入方式与传统的计算机软件语言编辑输入基本一致，它使用了某种硬件描述语言的电路设计文本进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开一个广阔的天地。当然，在一定的条件下，情况会有所改变。目前有些EDA输入工具可以把图形的直观与HDL的优势结合起来。如状态图输入的编辑方式，即用图形化状态机输入工具，用图形的方式表示状态图。当填好时钟信号名、状态转换条件、状态机类型等要素后，就可以自动生成VHDL/Verilog-HDL程序。又如，在原理图输入方式中，连接用VHDL描述的各个电路模块，直观地表示系统的总体框架，再用自动HDL生成工具生成相应的VHDL或Verilog-HDL程序。但总体上看，纯粹的HDL输入设计仍然是最基本、最有效和最通用的输入方法[20]。
综合，就其字面含义应该理解为：把抽象的实体结合成单个或统一的实体。因此，综合就是把某些东西结合到一起，把设计抽象层次中的一种表示转化成另一种表示的过程。对电子设计领域的综合概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的、便于具体实现的模块组合的过程。显然，综合器就是能够自动将一种设计表示形式向另外一种设计表述形式转换的计算机程序，或协助进行手工转换的程序。它可以将高层次的表示转化为低层次的表示，可以从行为域转化为结构域，可以将高一级抽象的电路表示转化为低一级的表示，并可以用某种特定的技术实现[21]。
一般来说，综合过程是仅对应于HDL而言的。利用HDL综合器对设计进行综合是十分重要的一步，因为综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。综合就是将电路的高级语言转化成低级的、可与FPGA/CPLD的基本结构相映射的网表文件或程序。整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系[22]。
适配的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。适配功能由于适配器完成，适配器也称为结构综合器。适配器所选定的目标器件必须属于原综合器指定的目标器件系列。通常，EDA软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供。因为适配器的适配对象直接与器件的结构细节相对应。逻辑综合通过后，必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件[23]。
在编程下载前必须利用EDA工具对适配生成的结果进行模拟测试，就是所谓的仿真。仿真就是让计算机根据一定的算法和一定的仿真库对EDA进行模拟，以验证设计，排除错误。仿真是EDA设计过程中的重要步骤。
时序仿真就是接近真实器件运行特性的仿真，仿真文件中已包含了器件的硬件特性参数，因而，仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的综合器与适配器。综合后所得到的EDIF等网表文件通常作为FPGA适配器的输入文件，适配器产成的仿真网表文件中包含了精确的硬件延迟信息[24]。
功能仿真是直接对VHDL原理图描述或其他描述形式的逻辑形式的逻辑功能进行功能模拟，以了解其实现的功能是否满足原设计要求的过程。仿真过程不涉及任何具体器件的硬件特性，不必经历综合与适配阶段，在设计项目编辑编译后即可进入功能仿真器进行模拟测试。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求[25]。转贴于 酷文网-论文下载中心 http://www.coolwen.net